5cm Zynq基板の作成　PS側インターフェースの配線

English Summary

After completing the DDR3L routing, I moved on to the Zynq Processing System interfaces, including eMMC, QSPI flash, Ethernet, and USB.

Unlike general-purpose PL I/O, the PS peripherals must use specific MIO pin groups and cannot be assigned freely according to the PCB layout. This made the routing more difficult than expected. Several signals had to cross each other, resulting in a relatively large number of vias on the compact 5 cm board.

The PS routing did not require the same level of length matching as DDR3L, but it presented a different challenge: working around fixed and restricted pin locations. I limited most of these signals to two routing layers so that enough space would remain for the rest of the board.

This experience reminded me how valuable flexible FPGA pin assignment is. Routing the Zynq PS side felt much closer to designing a conventional CPU board, where most pin functions are fixed from the beginning.

DDR3Lの配線が終わり、次はZynqのPS（Processing System）側インターフェースを配線しました。

今回PS側で使用する主なインターフェースは、eMMC、QSPI、Ethernet、USBです。DDRほど厳しい等長配線は求められませんが、PS側のピン配置には制約があるため、思っていた以上に苦労しました。

[IMAGE 1：記事アイキャッチ
内容：5cm角のZynq基板上で、PSからeMMC、QSPI、Ethernet、USBへ配線が広がっているイメージ。小型基板内で多数の配線とビアをやりくりしている様子
挿入位置：記事冒頭]

ZynqのPSとは

Zynqは、FPGAとして自由に回路を構成できるPL（Programmable Logic）と、Armプロセッサや各種ペリフェラルを内蔵したPS（Processing System）を1つのデバイスに統合しています。

今回配線したのは、PSに内蔵されている次のインターフェースです。

• eMMC
• QSPIフラッシュ
• Ethernet
• USB

EthernetとUSBについては、PS側の信号を基板外部へ接続できるようにしています。

PSのペリフェラル信号は、主にMIO（Multiplexed I/O）を通して外部へ出力します。PL側の一般I/Oのように、すべての信号を好きな場所へ自由に割り当てられるわけではありません。

使用するインターフェースや電圧、MIOバンクなどの条件によって、利用できるピンの組み合わせが決まります。

固定されたピン配置が配線を難しくする

PL側のI/Oであれば、基板の部品配置や配線を考えながら、ある程度FPGAのピン割り当てを変更できます。

ところが、PS側のMIOは使用できるピンの組み合わせが限られています。そのため、基板上の部品配置とZynq側のピン位置がうまく合わないと、信号線をあちらこちらへ回す必要があります。

今回も、eMMC、QSPI、Ethernet、USBの各信号がきれいに並んでいるわけではありません。限られた基板面積の中で信号同士を交差させる必要があり、想定以上にビアが増えました。

DDR3Lのような厳しい配線ではありませんが、「ピンを変更して逃げる」という方法が使いにくいのは、やはり大変です。

[IMAGE 2：PLとPSのピン配置自由度の比較図
内容：PL側は部品配置に合わせてピン割り当てを調整できる一方、PS側のMIOは候補が限られ、配線の交差やビアが増える様子
挿入位置：「固定されたピン配置が配線を難しくする」セクション直後]

配線層を2層に限定してやりくりする

今回のPS側インターフェースは、後工程の配線も考え、基本的に2つの信号層を使って配線しました。

使用する層を増やせば、目の前の配線は少し楽になるかもしれません。しかし、別の信号を通す場所や電源・GNDの構成も残しておく必要があります。

そこで、PS側の配線で多くの層を使い切らないようにし、2層の中でできるだけ収めました。

信号を交差させるためにビアを使用し、空いている場所を探しながら1本ずつ配線します。DDR3Lほど配線条件を細かく詰める必要はありませんでしたが、小さな5cm角基板の中では、決して簡単な作業ではありませんでした。

DDR配線とは違う難しさ

DDR3Lの配線では、データグループ、クロック、アドレス・コマンド信号などについて、配線長や信号品質を強く意識する必要がありました。

一方、今回のPS側配線では、DDR3Lほど厳密な等長調整は行っていません。代わりに問題になったのが、次のような物理的な制約です。

• MIOの割り当て候補が限られる
• 部品の配置に合わせてピンを自由に変更できない
• 複数のインターフェースが狭い範囲に集中する
• 信号の交差を避けにくい
• ビアが増えやすい
• 後から配線する信号のための空間も残す必要がある

DDR3Lが「配線条件との戦い」だとすれば、PS側は「固定されたピン配置との戦い」という印象です。

普通のCPU基板を設計する大変さを実感

今回の配線をしていて、FPGAのピン割り当てを変更できることが、どれだけありがたいのか改めて感じました。

一般的なCPUや周辺ICは、基本的にピンの機能が固定されています。基板設計者は、その固定されたピン位置を前提に部品を配置し、配線しなければなりません。

ZynqのPS側を配線しながら、「CPUなどの固定ピンのICを使っている人は、いつもこの条件で基板を作っているのか」と考えました。

普段FPGAを使っていると、配線しやすいようにピンを変更することがあります。しかし、その自由がなくなるだけで基板設計の難易度は大きく変わります。

PS側の配線を通して、FPGAのI/O配置を調整できる利点を改めて実感しました。

まとめ

DDR3Lに続いて、eMMC、QSPI、Ethernet、USBを中心としたPS側インターフェースの配線を行いました。

DDR3Lほど厳しい等長配線ではありませんが、PS側のMIOは割り当てに制約があります。そのため、部品配置とピン位置の関係によって信号が交差し、ビアの多い配線になりました。

今回は使用する信号層を基本的に2層に限定し、後の配線スペースを残しながら対応しています。

ZynqはPSとPLを1つのデバイスに搭載できる便利なSoCですが、PS側の基板配線については、一般的なCPU基板に近い難しさがあります。

それでも、DDR3Lの配線を終えた後だったため、基板全体としては一つ大きな山を越えた感覚があります。