5cm Zynq基板の作成　PL配線ではピンスワップが有効

English Summary

The PL-side routing of the 5 cm Zynq board included approximately 70 signals connected to external connectors and around 90 signals in total when on-board functions such as LEDs were included.

Although the signal count was high, the routing was completed efficiently by adjusting the FPGA pin assignments to match the PCB layout. Within the electrical and device constraints, general-purpose PL I/O pins can be reassigned to reduce trace crossings.

As a result, no intermediate vias were required around the Zynq device. A small number of vias were still needed near the connectors because components had been placed on the opposite side of the board.

Reducing trace crossings and vias simplifies PCB routing, saves board space, and may help reduce board size or layer count. This routing flexibility is one of the major advantages of using an FPGA, especially when designing a compact, high-I/O-count board.

前回は、eMMC、QSPI、Ethernet、USBなど、ZynqのPS（Processing System）側の配線を行いました。

PS側は使用できるMIOピンの組み合わせが限られているため、信号線の交差やビアが多くなりました。

一方、今回行ったPL（Programmable Logic）側の配線では、FPGAのピン割り当てを配線に合わせて変更できる利点を活用しています。

その結果、信号本数は約90本ありましたが、FPGA周辺では中間ビアを使用せず、非常に効率よく配線できました。

PL側は約90本の信号を配線

今回、PL側からコネクタへ出した信号は約70本です。

そのほかにLEDなどの基板上の信号があり、PL側で配線した信号は最終的に約90本になりました。

5cm角という小さな基板の中で約90本を配線するため、本数だけを考えると簡単ではありません。

しかし、今回はPL側のI/O電圧を同じ条件にそろえていたこともあり、ピン割り当てを比較的柔軟に変更できました。

配線に合わせてFPGAのピンを変更する

一般的なICでは、信号ごとに使用するピンが固定されています。そのため、基板上で配線が交差する場合は、ビアを使って別の層へ移動し、交差を避ける必要があります。

一方、FPGAのPL側にある一般I/Oは、制約の範囲内でピン割り当てを変更できます。

今回は最初のピン割り当てに固執せず、基板上で配線しやすいようにFPGAのピンを何度も入れ替えました。

たとえば、2本の信号が交差する場合、ビアを追加して配線層を変更するのではなく、FPGA側のピン割り当てを入れ替えます。これにより、信号線を交差させず、そのまま目的のコネクタへ配線できる場合があります。

基板の配線に論理側のピン割り当てを合わせることで、パターン設計を大幅に単純化できました。

FPGA周辺は中間ビアなしで配線

今回のPL配線では、Zynqから出た信号を、FPGA周辺で中間ビアを使わずに配線できました。

ここでいう中間ビアとは、信号線を途中で別の配線層へ移動させるためのビアです。

コネクタの裏側に部品を配置している場所では、一部の信号で中間ビアが必要になりました。しかし、FPGAの周辺では中間ビアを使用していません。

約90本の信号がありながら、FPGA周辺をビアなしで配線できたため、作業はかなりスムーズに進みました。

PS側の配線では、固定されたMIOの位置に合わせて信号を引き回す必要がありました。それと比べると、PL側の配線自由度は非常に大きいと感じます。

中間ビアを減らすメリット

中間ビアを減らすことには、いくつかのメリットがあります。

配線が分かりやすくなる

信号が同じ層を素直に進むため、配線経路を追いやすくなります。

設計中の確認だけでなく、後から基板データを見直す場合にも分かりやすくなります。

配線スペースを節約できる

ビアを配置すると、ビアそのものだけでなく、その周囲にもクリアランスが必要です。

多数の信号でビアを使用すると、別の信号を通せる場所が少なくなります。ビアを減らすことは、小型基板では特に有効です。

基板を小型化しやすい

配線の交差やビアが減れば、同じ本数の信号をより狭い範囲に収められます。

今回のような5cm角基板では、FPGAのピン割り当てを調整できることが、基板サイズの実現にも大きく影響します。

基板の層数を抑えられる可能性がある

今回は6層基板を使用していますが、ピンスワップによって配線の交差を減らせれば、必要な信号層を少なくできる可能性があります。

基板全体の条件によるため、必ず層数を減らせるわけではありません。しかし、ピンが固定されたICと比較すると、積層構成を簡単にできる余地が大きくなります。

FPGAのピンは何でも自由に変更できるわけではない

FPGAのピンスワップは非常に有効ですが、すべてのピンを無条件に入れ替えられるわけではありません。

ピン割り当てを変更するときは、主に次の条件を確認する必要があります。

• I/OバンクとI/O電圧
• クロック入力に使用できるピン
• 差動信号のP側とN側
• コンフィギュレーション兼用ピン
• 専用機能を持つピン
• FPGA内部の配置やタイミング
• コネクタ側で決められている信号配置

今回はPL側のI/O電圧が同じ条件だったため、比較的ピンを入れ替えやすい構成でした。

実際の設計では、電気的な条件とFPGAの制約を確認しながら、変更可能なピンの中で配線を最適化します。

回路設計とパターン設計を一緒に進める

FPGA基板では、最初にピン割り当てを完全に固定してからパターン設計を始めると、配線が難しくなることがあります。

特に信号数が多い場合は、部品配置と配線を確認しながら、FPGAのピン割り当ても調整した方が効率的です。

今回は、パターンを引きながら配線しにくい場所を確認し、その都度FPGA側のピンを変更しました。

FPGAの論理設計と基板のパターン設計を独立した作業として扱うのではなく、相互に調整することで、小型で配線しやすい基板を実現できます。

この柔軟性は、FPGAを使う大きなメリットの一つだと思います。

まとめ

今回、5cm角Zynq基板のPL側について、コネクタへ出す約70本の信号と、LEDなどを含めた合計約90本の信号を配線しました。

信号本数は多かったものの、基板のパターンに合わせてFPGAのピン割り当てを変更したことで、FPGA周辺では中間ビアを使わずに配線できました。

コネクタ裏に部品がある一部の場所では中間ビアを使用しましたが、全体としては非常にスムーズに配線できています。

ピンスワップを活用すると、配線の交差やビアを減らせます。その結果、パターン設計の難易度を下げるだけでなく、基板の小型化や層数の削減にもつながる可能性があります。

PS側の固定されたピン配置には苦労しましたが、PL側ではFPGAならではの柔軟性を十分に生かすことができました。