English Summary

This article describes the first attempt to route DDR3L on a six-layer, 50 mm × 50 mm Zynq board.

DDR routing is usually associated with multilayer PCBs, so one of the first concerns was whether all of the required signals could physically fit within only six layers. The design uses a 32-bit DDR interface, and once data, DQS, address, command, control, and clock signals are included, the total number of traces exceeds 50.

At this stage, the goal was not to complete the final DDR routing. Length matching and detailed impedance considerations were intentionally postponed. The first objective was much simpler: determine whether every DDR signal could be routed at all.

Some routing space had already been reserved between the Zynq device and the DDR memory. Additional space was also left on one side because the address and control signals were expected to route around the memory devices.

The traces were then routed one by one across the six-layer board. Surprisingly, all of the DDR signals could be connected successfully.

This first routing pass was still far from complete, but it proved something important: a 32-bit DDR interface could physically fit within the six-layer structure of this compact board.

Working without knowing whether the final signals would fit was stressful—almost like walking through a tunnel without knowing whether there was an exit.

The next step would be to refine the routing, check trace lengths, and improve the DDR layout. In fact, a significant part of the routing would later be redesigned.

今回から、いよいよDDRの配線に入ります。

今回のZynq 5cm基板では、6層基板でDDR3Lを配線することにしました。

実はDDRを使った基板を見ていると、6層で配線された例はそれほど多くないように感じます。

過去にプロの基板設計者へ依頼した場合でも、DDRを含む基板ではさらに層数を増やした構成で返ってくることがありました。

そのため今回、

「本当に6層でDDRまで配線できるのか？」

というところからのスタートでした。

まずは「全部通るのか」を確認する

DDRの配線では、本来いろいろなことを考える必要があります。

配線長、等長配線、差動信号、インピーダンスなどです。

ただ、今回はその前に確認しなければならないことがありました。

そもそも、この本数の信号を5cm角・6層の基板に通せるのか？

という問題です。

今回のDDRは32bit幅です。

データ信号だけでも32本あります。

そこへ、

• DQSなどのデータ関連信号
• アドレス信号
• コマンド信号
• 制御信号
• クロック

などが加わります。

全部合わせれば50本を超える規模の信号になります。

これをZynqとDDRの間に配線しなければなりません。

そこで最初は、等長配線についてはほとんど考えず、とにかく一度すべての信号を通してみることにしました。

最初から完成形を作ろうとしない

DDRなので、最終的には当然、配線長なども確認する必要があります。

しかし、

「等長まできれいに作ったのに、最後の数本が通らない」

となってしまったら、その作業をかなりやり直すことになります。

そこで最初の目的を、

DDRとして完成させること

ではなく、

6層の中に全信号を収められることを確認する

としました。

まずラフに配線して、本当に成立する構造なのかを確認します。

ZynqとDDRの間に少し余裕を持たせる

部品配置の段階でも、DDRの配線については多少考えていました。

ZynqとDDRメモリをただ近づければよいわけではなく、その間には配線を通すためのスペースが必要です。

また今回の配置では、アドレスやコントロール系の信号がDDRの左側へ回り込む形になりそうでした。

そのため、左側にもある程度配線できる空間を残していました。

配置を決めた時点では、

「たぶんこの辺を使えば通せるだろう」

という程度です。

本当に通るかどうかは、実際に配線してみなければ分かりません。

やってみると、意外と通った

そして実際に一本ずつ配線していきました。

この段階では等長配線はまだ行いません。

とにかくZynqからDDRまで、

すべての信号を6層の中で接続する

ことを目標にしました。

やってみると、意外にも入りました。

もちろん、まだDDR配線として完成ではありません。

配線長も揃えていませんし、後から修正しなければならない部分もあります。

それでも、

「6層でも、とりあえずDDRの全信号を通すことはできる」

ということが分かりました。

これはかなり大きな第一関門でした。

「入るか分からない」配線はかなりストレス

今回やってみて大変だったのは、配線作業そのものだけではありません。

最後まで本当に全部入るかどうか分からない状態で進めることです。

40本通った。

あと10本。

でも、その10本を通す場所が本当に残っているのか分からない。

途中まで配線してから、

「やっぱり無理だった」

となれば、かなり戻ることになります。

この状態で一本ずつ配線していくのは、なかなかストレスのある作業でした。

感覚としては、

出口があるかどうか分からないトンネルを、ひたすら歩いている

ような感じです。

それでも一本ずつ配線していき、最終的には6層の中にすべてのDDR信号を通すことができました。

まずは、

「6層でも配線そのものは成立しそうだ」

というところまで確認できました。

ただし、ここではまだ終わりません。

DDRとして使うためには、ここから配線長や信号品質を考えて、配線を整えていく必要があります。

そして実際には、このあとDDR配線をかなりやり直すことになります。

その話は、また別の記事で書きたいと思います。

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