GPT-6 AstraでKiCad配線――電源ラインを太くするためにFPGAのピンスワップを行った
EthernetやUSBなど、配線数の多い部分が終わり、PCB設計も仕上げの段階に入ってきました。
ここで取りかかったのが電源ラインの見直しです。
自分の設計では、電源ラインの配線は最後の方になりやすいです。もちろん部品配置や信号配線を考える段階でも、電源の流れは頭に入れています。ただ、専用の電源プレーンがあるため、実際の配線調整は後回しになることがあります。
今回は、GPT-6 Astraへ配線を任せた部分を確認したところ、5Vラインが想定より細くなっていました。そこで5Vラインを太くしようとしましたが、すでに配置されていた信号配線が邪魔になり、単純には修正できませんでした。
最終的にはFPGAのピンスワップを利用して信号配線を移動し、5Vラインを通すための空間を確保しました。
電源プレーンがあっても個別の配線は必要になる
今回の基板では、5Vや3.3Vなど複数の電源を使用しています。
専用のプレーンがあっても、すべての電源を一つの面だけで処理できるわけではありません。電源の種類、部品配置、ビアの位置、信号配線との関係によって、個別に電源ラインを引かなければならない場所が出てきます。
そのため、仕上げの段階では次のような点を確認しました。
- 必要な場所まで電源が届いているか
- 電源ラインが必要な太さになっているか
- 信号配線によって経路が狭くなっていないか
- 電源プレーンへ適切に接続できているか
- 複数の電源系統が意図した領域を通っているか
今回問題になったのは、5Vラインの太さでした。
Astraへ任せた配線では5Vラインが細くなっていた
GPT-6 Astraへ配線を任せた部分を確認すると、5Vラインが自分の想定より細くなっていました。
配線そのものは接続されていましたが、電源ラインとして使用するには見直しが必要だと判断しました。
ここで重要なのは、接続できていることと、実際の電源配線として適切であることは別だという点です。
KiCad上でネットが接続され、未配線がなくなっていても、電流に対して線幅が十分かどうかは別に確認する必要があります。
今回、5Vラインを太くするという判断をしたのは人間側です。GPT-6 Astraが最初から最適な線幅を決定したわけではありません。
すでに引いた信号配線が邪魔になった
5Vラインを太くしようとしましたが、今回は素直には変更できませんでした。
先に引かれていた信号配線が、5Vラインを通したい場所を占有していたためです。細い配線なら通せても、線幅を広げると周囲の配線やクリアランスに干渉します。
基板設計の終盤では、ある配線を直そうとすると、別の配線を動かさなければならないことがあります。
今回はまさにその状態でした。
5Vラインだけを変更するのではなく、その周辺にある信号配線から見直す必要がありました。
FPGAのピンスワップで信号配線を移動した
そこで利用したのが、FPGAのピンスワップです。
FPGAでは、信号の機能やバンクなどの条件を満たせる範囲で、使用するピンを変更できる場合があります。今回は、5Vラインの経路を妨げている信号について、接続先となるFPGAピンを入れ替えることで対応しました。
ピンを変更すれば、回路図側の接続だけでなく、PCB側の配線も変更する必要があります。
手作業で行う場合は、次のような往復が発生します。
- PCB上で移動したい信号を確認する
- 交換可能なFPGAピンを調べる
- 回路図の接続を変更する
- 変更をPCBへ反映する
- 信号配線を引き直す
- 5Vラインの経路を再確認する
今回は、このピンスワップと配線変更をGPT-6 Astraへ任せました。
Astraは対象の信号を変更し、5Vラインのための空間を確保するように配線を調整しました。その結果、問題になっていた場所へ太い5Vラインを通せるようになりました。
AIが行った作業と、人間が判断したこと
今回、GPT-6 Astraへ任せた主な作業は次のとおりです。
- 5Vライン周辺の配線状態の確認
- 対象信号のFPGAピンスワップ
- 回路図側の接続変更
- PCB側への変更反映
- 信号配線の引き直し
- 5Vラインを通すための経路調整
一方、人間側では次の判断と確認を行いました。
- 5Vラインが細いと判断する
- 線幅を見直す必要があると判断する
- 既存の信号配線が障害になっていることを確認する
- ピンスワップを利用する方針を決める
- 変更後の配線を採用するか判断する
- FPGAのピン条件と電源配線を最終確認する
GPT-6 Astraが変更作業を行えても、そのピンスワップがFPGAの電気的条件を満たしているか、5Vラインの線幅が必要な電流に対して十分かは、人間が確認しなければなりません。
細かな配線変更はAstraと相性がよかった
今回のような配線変更は、手作業でもできます。
ただし、回路図とPCBを往復し、ピンを変更してから配線を引き直す作業は意外に手間がかかります。変更する信号が増えれば、そのたびに接続関係を確認しなければなりません。
GPT-6 Astraへ対象と目的を指定すると、こうした細かな変更を短時間で進められました。
自分の体感では、人間が一つずつ操作する場合と比べて、数分の一の時間で作業できました。ただし、これは計測した値ではなく、今回の作業における体感です。
特に助かったのは、単に5Vラインを太くするだけではなく、邪魔になっている信号をピンスワップし、周辺の配線まで調整できたことです。
電源配線は最後にもう一度確認する必要がある
今回、信号配線がほぼ終わった後で電源ラインを見直したことで、5Vラインの問題に気づきました。
AIへ配線を任せた場合でも、すべてのネットがつながっただけで完成とは判断できません。
特に電源配線については、少なくとも次の内容を最終段階で確認する必要があります。
- 線幅
- ビアの数と寸法
- 電源プレーンとの接続
- 電流経路
- リターンパス
- 電圧降下
- 発熱
- 信号配線とのクリアランス
今回は、5Vラインを太くするためにFPGAのピンスワップまで行いました。
配線の一部を変更すると、回路図とPCBの両方へ影響します。こうした細かな変更をGPT-6 Astraへ任せられたことで、作業時間をかなり減らせました。
一方で、必要な線幅を決めることや、ピンスワップ後のFPGA条件を確認することは、依然として設計者の仕事です。
AIに変更作業を任せ、人間が電気的な条件と最終結果を判断する。この分担が、今回の電源配線の修正ではうまく機能しました。
English Summary
This article describes how I used GPT-6 Astra to modify a KiCad PCB so that a wider 5 V power trace could be routed.
After completing much of the Ethernet and USB routing, I began reviewing the remaining details of the PCB. I found that a 5 V trace routed with AI assistance was narrower than I intended.
Simply increasing its width did not work because previously routed signal traces occupied the required space. Since the affected signals were connected to an FPGA, I decided to use pin swapping to change their routing paths.
GPT-6 Astra handled the FPGA pin swap, updated the relevant connections, and adjusted the PCB routing. This created enough space for the wider 5 V trace.
The AI performed the detailed modification work, but the engineering decisions remained with me. I identified the insufficient trace width, selected pin swapping as the solution, and reviewed the resulting design.
The task was completed in a fraction of the time I believe it would have taken manually, although this was a subjective impression rather than a measured comparison.
This experience showed that GPT-6 Astra is particularly useful for detailed changes that require repeated updates between the schematic and PCB. However, the final verification of current capacity, trace width, FPGA pin constraints, and electrical performance still has to be performed by the engineer.
